www.zbgf.net > [转]VErilog和VHDL学哪个好

[转]VErilog和VHDL学哪个好

比如你用Verilog写代码,别人用VHDL写的代码你能看懂就行了。2.关于器件当初在学校的时候不知道为什么对Xilinx鬼迷心窍,对Altera有点反感,有关Altera的资料一般都不看,实际工作后,才知道一般公司Xilinx、Altera、Lattice的产品都会用,主要...

VHDL 源于军方的ADA编程,而verilog则源于我们熟悉的C语言。 所以,学verilog入门较快,快的话几天就可以掌握全部语法。当然只是理解和懂得,灵活的运用还要依靠大量的实践。 而相对来说VHDL入门则比较难。 关于两者的好坏,谁也所不清。 有人说...

我个人用的是VHDL语言,相比Verilog来说VHDL严谨一些,而Verilog的语言模式很像C语言,比较灵活。 从设计的角度来看,Verilog经常用来设计从小到规模的集成电路的设计,而VHDL偏向于中规模到超大规模的集成电路的设计。 目前国内的使用程度来看...

VHDL 源于军方的ADA编程,而verilog则源于我们熟悉的C语言。 所以,学verilog入门较快,快的话几天就可以掌握全部语法。当然只是理解和懂得,灵活的运用还要依靠大量的实践。 而相对来说VHDL入门则比较难。 关于两者的好坏,谁也所不清。 有人说...

两种语言都是硬件描述语言,很难评价“好坏”。Verilog HDL更适合于底层(物理层)描述,VHDL则较适合于系统描述,比Verilog HDL更抽象一些。Verilog HDL更像C,VHDL更像PASCAL。所以,如果有C的基础,Verilog HDL更容易入手。

一般来说现在工作上用verilog和用vhdl都没有硬性要求,而且现在的开发软件都可以兼容两种语言共同开发。建议先学习verilog,因为比较容易上手,而且很灵活,基本上常用的电路都能描述出来,等到能灵活运用verilog之后,有时间的话也可以学一下vh...

基本上差不太多。Verilog HDL在底层设计(物理层)上占有一些优势,VHDL更注重系统级的抽象描述。由于学过C的人更容易理解Verilog HDL,所以不少人认为Verilog HDL更容易学。其实对于不熟悉C的人来说,两种HDL都差不多。

VHDL和Verilog HDL都是硬件描述语言,区别不很大。与VHDL相比,Verilog HDL更注重物理层的描述,语法上也更与C类似,所以学过C语言的人更容易接受。

如果说学习程度低,知识不是太高,就学一个不涉及到以前那些语数外知识的纯技术,不然学起来也恼火。 现在的话,餐饮业发展很不错,学厨师挺可以的。 厨师是现在大家都知道的高薪职业,比好多行业都好。人家说,有人的地方就有酒店,有酒店的地...

FPGA是你要用到的工具,而Verilog是你在使用FPGA时所运用语言。也就是说,在你设计一个项目之前,你要先通过verilog语言吧他描述出来(也就是写代码),然后再通过软件(如ISE)将代码移植到FPGA开发板上进行验证(用眼睛看)。你所要研究是应该...

网站地图

All rights reserved Powered by www.zbgf.net

copyright ©right 2010-2021。
www.zbgf.net内容来自网络,如有侵犯请联系客服。zhit325@qq.com